引 言
近年來，嵌入式圖像采集技術得到快速發展，但由于嵌入式系統的處理、傳輸和存儲數據的資源有限，常成為系統采集速度的瓶頸，很難實現高速穩定的采集。
SoPC是近幾年興起的一種用于嵌入式開發的片上系統可編程技術，SoPC基于FPGA芯片，將處理器、存儲器、I／O口等模塊集成在一起，完成整個系統的主要邏輯功能，具有設計靈活、可剪裁、可擴充、可升級及軟、硬件在系統可編程的功能。由于SoPC平臺可以擁有微處理器系統豐富的軟件資源和出色的人機交互能力，同時又具備FPGA系統的快速硬件邏輯特性，實現了軟件系統和硬件系統的互補，因此發展前景非常廣闊，被認為是未來嵌入式系統發展的方向。
在此試圖設計一種基于SoPC的自感知圖像采集系統，使其能夠應用于低成本、低功耗的微型嵌入式圖像監控和采集系統，以期在更多適合的應用場合替代傳統基于PC的圖像監控方案。在已見文獻報道中，基于SoPC的圖像采集系統設計大多只是把采集的數據緩沖在SDRAM或SRAM中，有些文獻則進一步提出將緩沖后數據直接通過并口傳輸給主控芯片，有的方案則是由USB接口或以太網接口輸出主機，另外有的文獻則提出直接將數據存儲到CF卡或硬盤中，而在SoPC系統直接實現SD卡的圖像采集數據文件存儲在國內還未見報道。
另外還提出了一種新的適合在FPGA硬件實現的快速運動檢測算法，并和圖像采集、SD卡圖像數據存儲接口電路集成在同一FPGA芯片內部。在此這一圖像采集系統的結構、工作原理以及系統設計等加以介紹。
1 系統結構及工作原理
該系統選用的。FPGA芯片是Altera公司CycloneⅡ系列的EP2C35。該芯片具有35 000個邏輯單元、672個引腳、475個用戶自定義I／O接口、35個嵌入式乘法器和4個鎖相環。FPGA芯片外接美光公司型號為MT9M011的130萬像素的CIS(CMOS圖像傳感器，分辨率為640×480時60幀／s)、Hynix公司的型號為HY57V641620HG的SDRAM(4 Banks×1 M×16 b)，以及用來圖像顯示驗證的液晶屏等。
系統工作過程如圖1所示。CIS經過I2C配置模塊的初始化后，輸出行場同步信號、像素時鐘和圖像數據。再將采集的數據轉換成RGB信號，幀緩沖模塊(Frame. Buffer)每次將相鄰兩幀圖像數據寫入SDRAM，然后比較這兩幀圖像的差值，如果差值大于設定的閾值，就認為檢測到了外界場景的運動，系統會自動將捕獲的圖像輸出到SD卡進行存儲。
2 系統模塊設計
2．1 采集模塊
2．1．1 CIS配置模塊
目前嵌入式采集系統大多仍采用模擬攝像頭，再經過A／D轉換得到數字圖像信號。而相比較而言，CMOS圖像傳感器能夠直接輸出數字信號，而且其以體積小、功耗低、成本低的優勢更適合應用在嵌入式應用領域，在該設計中采用130萬像素的CMOS圖像傳感器，其輸出圖像品質已相當接近CCD感應器。MT9M011芯片內部自帶時序發生器和ADC，使用時只需輸入一個時鐘信號(該設計采用25 MHz的時鐘信號)，圖像數據便按行有效信號(LINE VALID)、場有效信號(FRAME. VAL-ID)和像素時鐘(Pixel clock)時序關系一同發出。
MT9M011上集成了I2C接口，其初始化由內部的I2C總線來配置，通過編寫硬件描述語言來模擬I2C總線時序，從而配置各寄存器，其中，該設計需要配置的寄存器如表1所示。該模塊采用計數器建立一個狀態機，先寫器件地址，再寫寄存器地址，然后寫數據。另外還提供每幀圖像的控制信號以及圖像的行計數器和列計數器，為后續處理作準備。
2．1．2 格式轉換模塊
MT9M011所輸出的圖像格式為Bayer格式，奇行由綠、紅像素交替構成，偶行由藍、綠像素交替構成。要想在顯示屏上顯示，必須將Bayer格式通過CFA插值濾波為RGB圖像數據。該模塊采用雙線性插值算法(BiIinear Interpolation)，與高階B-spline和Cubic-spline等插補函數算法相比，圖像的像質相差不大。但Bilincar的算法要簡單得多，不僅消耗的硬件資源相對要少，而且易于硬件實現。其算法原理是每個像素位置上缺少的彩色分量由3×3鄰域內具有相同顏色分量的像素平均值獲得。
設計中調用移位寄存器IP核，將間隔為640的3個數作為輸出，這樣同時取到三行同一列的三個數據，將這三個數據存入寄存器分別作兩次緩存延遲，從而得到3×3的鄰域數據，根據配置模塊提供的行列計數的最低位來判斷該鄰域中間點所在行和列的奇偶性，從而計算出不同的RGB值。至此，每點圖像數據量變為原來的3倍。為了便于在液晶屏進行圖像顯示的驗證和SDRAM的緩存，在該模塊將RGB數據進行了抽樣處理，采用隔點隔行采樣使得每幀圖像分辨率降為320×240像素。
2．2 緩存模塊
考慮到系統需要緩存的數據量較大，在各種隨機存儲器件中，SDRAM器件價格低、容量大、速度也較快，非常適合用于圖像采集系統。但SDRAM的控制邏輯比較復雜，要求有一個專門的控制器。 緩存模塊是由Sdram控制器，三個FIFO以及分時切換電路組成。SDRAM控制器負責外部SDRAM的讀／寫操作。三個FIFO中Write_FIFO用來數據輸入，Read_FIFO11和Read FIFO2用來數據輸出，容量均為512，位寬設為16 b?？紤]到SDRAM只有16 b的位寬，輸入的RGB信號分別只取各自的最高5位。
2．2．1 SDRAM控制器
SDRAM控制器是由命令生成狀態機和數據通道兩個模塊構成。系統的初始化、讀寫和刷新的控制采用有限狀態機來實現。如圖2所示，其狀態轉移系統復位后由復位狀態(Reset)進入初始化(Init)狀態。初始化包含初始化延時、初始化預充電、初始化刷新和初始化模式寄存器設置4個子狀態。初始化時將模式寄存器設置為長度為“1”的突發讀寫方式。設置完模式寄存器后，系統進入空閑狀態。當3個FIFO半滿信號有效后。SDRAM控制器進入行激活狀態，經過兩個周期空操作(ActiveNOP)狀態后進入讀或者寫狀態。
讀數據過程由Read CAS狀態開始，經過CAS延時，進入Read_Data狀態。突發計數器從Read_CAS態開始計數，當計數到讀寫請求的突發長度時，狀態機進入Read_Precharge狀態將打開的行關閉。在圖像采集中，用突發方式存完一行后，下一次存取的將是不同的行。根據這一特點，在SDRAM控制器中進行了優化，在讀寫操作完成后執行自動預充電，將打開的行關閉，將預充電的時間隱藏在數據訪問中，從而提高了SDRAM訪問的速度。寫操作過程由Write_Data和Write_Precharge狀態組成。當激活一行完成后，進入到Write_Data狀態，突發計數器對周期計數，計數到突發長度時，狀態機進入Write_Precharge狀態將打開的行關閉。需要注意的是Read_Precharge和Write_Precharge后都需要兩個空操作才能再打開新的一行。
由于圖像數據流的連續性，每隔65 μs就有一行數據輸入，因此在SDRAM控制器中沒有必要再設置刷新計數器，而是在響應圖像采集數據請求后將采集的一行數據存入SDRAM后對SDRAM進行刷新。由于HY57V641620HG要求在65 ms內完成4 096次刷新，該設計驗證時按照每幀圖像(320×240)×(60幀／s)格式采集，需要在采集一行后完成[1／(60×240)／64]×4 09*．4次刷新，因此需執行5次刷新操作。在Write_Precharge完成后，如果寫操作是由FIFO半滿信號有效引起的，狀態機將進入自動刷新狀態，完成5次刷新操作后回到Idle狀態。如圖3所示，數據通路模塊受OE信號的控制，使數據的進出和相應的操作指令在時序上同步。OE為1時，數據可由DQ腳寫入SDRAM，OE為0時，數據可從SDRAM的DQ讀出。
經測試SDRAM控制器滿足設計要求，在Model-Sim6．0中其時序仿真波形圖如圖4所示。
2．2．2 幀存分時切換機制
Write_FIFO，Read_FIFO1和Read_FIFO2都是16 b位寬，而SDRAM只有16 b的數據位寬，三個FIFO都要訪問SDRAM，這就涉及到相互競爭的問題，在同一時刻只能有一個訪問SDRAM。為此需要設計一個分時切換